پروژه آزمون پذیری در شبکه های روی تراشه (Noc) پروژه آزمون پذیری در شبکه های روی تراشه (Noc)

دسته : -فنی و مهندسی

فرمت فایل : word

حجم فایل : 401 KB

تعداد صفحات : 19

بازدیدها : 2154

برچسبها : آزمون پذیری تراشه پروژه Noc

مبلغ : 5500 تومان

خرید این فایل

پروژه آزمون پذیری در شبکه های روی تراشه (Noc)

دانلود پروژه تحقیقاتی بررسی آزمون پذیری در شبکه های روی تراشه (Noc)

در این پروژه تحقیقاتی به بررسی آزمون و تحمل پذیری در شبکه های روی تراشه، اهمیت آزمون پذیری شبکه های روی تراشه و اجمالاً مطالعه مفهوم شبکه روی تراشه و آزمون پذیری آن (noc) پرداخته می شود.

در ادامه به بخشهایی کوتاه از متن و فهرست مطالب تحقیق اشاره میشود.

مقدمه

شبکه روی تراشه ای مدلی نوظهور برای ارتباطات درون سیستم های VLSI بزرگ پیاده سازی شده بر روی یک تراشه سیلیکونی است. پژوهشگری Sgroi و همکارانش "راه حل پشته لایه ای برای طراحی ارتباطات بین هسته ای روی تراشه را متد شبکه روی تراشه (ناک)" می نامند. در یک سیستم ناک پیمانه ها مانند هسته های پردازشگر، حافظه ها و بلوکهای IP ویژه با استفاده از یک شبکه مانند یک زیرسیستم "حمل و نقل عمومی" برای ترافیک اطلاعات، داده را رد و بدل می-کنند. یک ناک از چندین لینک داده نقطه به نقطه که با استفاده از سوئیچ ها (مسیریاب ها) به هم متصل می شوند، ساخته می شود به اینگونه که پیام ها می توانند از هر پیمانه منبع به هر پیمانه مقصد از راه چندین لینک با استفاده از تصمیم های مسیریابی در سوئیچ ها انتقال یابند. یک ناک شبیه به شبکه مخابراتی مدرن با استفاده از سوئیچینگ بیت بسته دیجیتال در طول لینکهای مالتی پلکس شده می باشد. ...

اهمیت بررسی آزمون پذیری در شبکه های روی تراشه

استفاده از فناوری نانوالکترونیک از جنبه های دیگر نیز بر روی طراحی سیستم های محاسباتی اثر می گذارد . کوچک تر شدن ظرفیت خازن های مدار و کاهش سطوح ولتاژ منبع تغذیه و لاجیک، حساسیت گیت ها، فلیپ فلاپ ها و واحدهای حافظه مورد استفاده را در برابر انواع نویزهای محیطی، ذرات باردار و نویزهای هم شنوایی را که می توانند منجر به ایجاد خطاهای گذرا و دایمی شوند را افزایش داده است. به همین دلیل طراحی سیستمهای آزمون پذیر و تحمل پذیر در برابر اشکال که بتوانند مانع از تولید نتایج نادرست یا آثار مخرب شوند و یا با استفاده از روش هایی بتوانند خود را از وضعیت خطای ایجاد شده در سیستم یا شکست کامل سیستم بازیابی نمایند، اهمیت ویژهای یافته است ...

آزمون و تحمل پذیری در شبکه های روی تراشه

الگوریتم های مسیریابی تحمل پذیر اشکال بیشتر برای مقاوم کردن شبکه ارتباطی در برابر اشکال های دایمی طراحی می شوند. اولین طراحیهای مفید برای شبکه بر روی تراشهها، در منابع ارایه شده اند. در بیشتر کارهای انجام شده الگوریتم های مسیریابی برای وضعیتی که یک یا چند ناحیه از شبکه به علت وقوع اشکال دایمی دجار مشکل شده است، طراحی شده اند. اما نکته قابل توجه این است که معمولاً خرابی گره ها که شامل مسیریاب و منابع پردازشی هستند مورد توجه قرار گرفته و فرض شده است که هر نوع اشکال دایمی در یک گره منجر به از دست رفتن کل آن گره می شود.

اولین تحقیق به ثمر رسیده درباره ارتباطات تحمل پذیر اشکال برای شبکه بر روی تراشه ها ، در سال 2003 ارائه گردید که در آن با استفاده از یک سری ارتباطات تصادفی مشابه با پروتکل های تصادفی گاسیپ هنگام وقوع اشکال دایمی یا گذرا، در نهایت بسته درست را به مقصد میرساند. مشکل اصلی این روش این است که تنها برای ترافیک کم مفید می باشد و در ترافیک متوسط یا زیاد این روش باعث تولید ترافیک زیادی می گردد. ...

فهرست مطالب

چکیده

مقدمه

شبکه روی تراشه

اهمیت بررسی آزمون پذیری در شبکه های روی تراشه

آزمون و تحمل پذیری در شبکه های روی تراشه

نتیجه گیری

مراجع

خرید و دانلود آنی فایل

به اشتراک بگذارید

Alternate Text

آیا سوال یا مشکلی دارید؟

از طریق این فرم با ما در تماس باشید